هادی جهانی راد

با توجه به کاربرد منطق معکوس‌پذیر در حوزه‌های مختلف مانند فناوری CMOS کم توان، فناوری نانو و محاسبات کوانتومی، منطق معکوس‌پذیر به یک فناوری نوظهور تبدیل شده است. همان‌طور که از نام آن مشخص است، منطق معکوس‌پذیر منطقی است که در آن خروجی و ورودی از یکدیگر قابل استنتاج هستند که کاملاً با منطق معمولی متفاوت است. منطق مرسوم مانند AND، OR، EX-OR و ... دارای نقص از دست دادن اطلاعات است بنابراین، منجر به اتلاف انرژی بیشتر می‌شود در حالی که حفظ اطلاعات در مدارهای معکوس‌پذیر انجام می‌شود. پارامترهای مهمی که در طراحی مدارهای معکوس‌پذیر مورد استفاده قرار می‌گیرند، به حداقل رساندن خروجی اضافی، هزینه کوانتومی و ورودی-های ثابت می‌باشد. فناوری‌های معکوس‌پذیر به‌طور گسترده در رمزنگاری مورد استفاده قرار می‌گیرند، زیرا بهره‌وری انرژی را ارائه می‌دهند که به طور قابل‌توجهی بالاتر از سایر سیستم‌های معمول است. برای حل هر مشکلی از طریق محاسبات معکوس‌پذیر، ضروری است که گیت‌ها و مدارهای دیجیتال معکوس‌پذیر به درستی توسعه یافته و استفاده شوند، با افزایش تعداد گیت‌ها و پیچیده شدن مدار، امکان ایجاد خطا و عیب در آن زیاد می‌شود، انواع مختلف خطا در مدارهای دیجیتال معکوس‌پذیر مورد بررسی و دو نوع خطای stuck_at و missing gate در این پژوهش شبیه‌سازی شده است. از VHDL به عنوان یک زبان برنامه‌نویسی استاندارد برای توصیف سخت‌افزارهای دیجیتالی در جهت شبیه‌سازی، طراحی، تحلیل و ارزیابی سیستم‌های سخت‌افزاری استفاده شده است. برای دست‌یابی به طراحی مدار قابل اعتماد، لازم است که مدار آزمایش و تست شود. دو روش آزمون آفلاین و آنلاین در مقالات به کار برده شده است.

در عصر دیجیتال حاضر، احتیاج به فرایندهای دیجیتال و صنعت الکترونیک پیچیده تر و پرحجم تر رو به فزونی است. و این پروسه بطور طبیعی سبب می شود زمان فرایند داده ها طولانی تر و انرژی بیشتری جهت پردازش دستگاه ها مصرف گردد. فرایند چند رسانه ای، پردازش سیگنال و تصاویر، بینایی و یادگیری ماشین، ارتباط مخابراتی و ... بصورت روز افزون در حال توسعه و رشد میباشد و اطلاعات زیادی جهت پردازش ایجاد می نمایند. و استفاده از باتری در تجهیزات الکترونیکی اهمیت توان مصرفی را دوچندان مینماید، در نهایت در عصر فناوری دیجیتال به پردازنده های قویتر، سریعتر با توان مصرفی کمترنیاز داریم، بنابراین شیوه های جدیدی در طراحی مدارهای دیجیتال مورد توجه قرار گرفته و طراحی مدارهایی که موجب تقلیل مصرف توان، کاهش مساحت و ازدیاد سرعت پردازشگرها مورد توجه قرار گرفته است این تحقیق با هدف طراحی و پیاده­سازی یک سلول جمع‌کننده غیردقیق بر اساس ترانزیستورهای نانوتیوب کربنی و مقایسه میانگین توان مصرفی و توان مصرفی ایستای سلول جمع‌کننده غیردقیق بر پایه ترانزیستورهای نانولوله کربنی با سایر طرح‌های موجود با استفاده از نرم افزار Hspice شبیه سازی، و مدارطراحی گردیده است در این تحقیق ساختار جدیدی برای جمع کننده­ها ارائه دادیم که مبتنی ترانزیستورهای کربن نانوتیوب هستند. همچنین بهبودی­های حاصله را با مدارهای جمع کننده­ی موجود در تکنولوژی CMOS مقایسه نمودیم. توان مصرفی و سرعت مدار بهبودی بسیار زیادی داشت از طرف دیگر مشکل مدار در قسمت میزان THD بود که این مشکل بدلیل خازن­های پارازیتی و مدل­سازی اولیه برای CNT در تمامی مدارها دیده می­شود.

در دنیای امروز، کاهش مصرف انرژی همواره یکی از اهداف مهم بشر می‌باشد. این موضوع به ویژه در دنیای میکروالکترونیک از اهمیت ویژه‌ای برخوردار است. مهندسین این حوزه همیشه به دنبال کاهش مصرف توان در مدارات طراحی شده می‌باشند. از سوی دیگر، عملیات جمع، یکی از عملیات‌های اساسی در مدارات دیجیتالی می‌باشد. با توجه به کاربرد گسترده‌ی جمع‌کننده‌ها، تحقیقات و کارهای زیادی در جهت کاهش مصرف توان این ماژول انجام گرفته است. در بعضی از کاربردها نشان داده شده است که برای عملکرد درست یک سیستم، همیشه به خروجی دقیق نیاز نیست و گاهی با خروجی‌های تقریبی می توان به هدف مورد نظر رسید. از طرفی برای یک کاربرد خاص، همیشه نمی‌توان از خروجی‌های تقریبی استفاده کرد و بسته به کیفیت مورد نظر کاربر، خروجی بهینه ترکیبی از خروجی‌های دقیق و تقریبی در زمان‌های مختلف است. با این توصیف، طراحی جمع‌کننده‌هایی که بتوانند قابلیت پیکربندی بین حالت‌های دقیق و تقریبی را داشته باشند بسیار حائز اهمیت است. ما در این کار، روش جدیدی برای طراحی جمع‌کننده‌های تقریبی ارائه کرده‌ایم که با وجود قابلیت پیکربندی بین حالت‌های دقیق و تقریبی، توان مصرفی پایین‌تر و تاخیر کم‌تر و همچنین مساحت کمتری نسبت به کارهای قبلی دارند. ما با ایده‌ی قراردادن سوییچ‌هایی در مدار جمع‌کننده‌ی آینه‌ای و تحلیل آن‌ها با مدل‌سازی مدار به دست آمده در MATLAB، حالت‌های بهینه را به دست آورده‌ایم. مدار‌های به دست‌آمده را در نرم افزار CADENCE VIRTUOSO شبیه‌سازی کرده‌ایم. نهایتا نتایج به دست‌آمده از شبیه‌سازی را با کارهای قبلی مقایسه و نتیجه‌ی نهایی را ارائه کرده‌ایم. نتایج حاصل نشان می‌دهند که جمع‌کننده‌های بهینه‌ی به دست‌آمده در این پژوهش، از نظر میزان مصرف توان، تاخیر و مساحت اشغالی بر روی تراشه کاهش قابل توجهی نسبت به کارهای قبلی داشته است.

مبحث نقص تاخیر در طی چندین دهه مورد توجه محققان و پژوهشگران قرار گرفته است. در طی سال ها و با پژوهش های بسیار، الگوریتم ها و روش های مختلفی جهت آزمون تاخیر مدارهای دیجیتال ارائه شده است. یکی از مشکلاتی که پژوهشگران در آزمون تاخیر با آن مواجه اند، آزمودن مسیرهای بحرانی است. مسیرهای بحرانی، بیشترین تاخیر در مدارهای دیجیتال را دارند و به نوعی، مقدار فرکانس یا دوره تناوب هر مدار بر اساس تاخیر این مسیرها به دست می آید. تمرکز بر مسیرهای بحرانی به جای کل مسیرهای هر مدار، موجب صرفه جویی در هزینه و وقت می‌شود. زیرا اگر نقص تاخیری در مسیرهای بحرانی وجود داشته باشد، احتمال مشاهده خروجی های نادرست در زمان تعیین شده بیشتر است. مشکل اساسی این است که بخش زیادی از مسیرهای بحرانی به دلیل پیچیدگی و بزرگی مدارها، همپوشانی منطقی و عدم برگشت پذیری، قابل آزمون نیستند که باعث ایجاد گلوگاه بر روی مسیر، به هنگام حساس سازی می شوند. ما در این پژوهش، روشی را پیشنهاد می دهیم که با استفاده از آن، مسیرهای بحرانی هر مدار را شناسایی کرده و با آزمودن هر کدام از این مسیرها، تعداد گلوگاه های آن ها را پیدا می کنیم. سپس با استفاده از یک روش DFT به نام دورزنی (استفاده ار مالتی پلکسر و بافر)، گلوگاه های شناسایی شده را دور می زنیم تا مقدار تغییر (0 به 1 یا 1 به 0) به خروجی تراشه انتقال یابد. با این روش تمامی مسیرهای غیرقابل آزمون را می توانیم بیازماییم. شبیه سازی‌ها بر روی مدارهای معیار ترکیبی ISCAS-85 انجام شده است. روش پیشنهادی در محیط نرم افزار Visual studio با زبان C# نوشته شده است. بر خلاف روش های DFT پیشین که نمی توانند پوشش کامل نقص‌های تاخیر مسیر را داشته باشند، رویه پیشنهادی ما تضمین می‌کند که صد در صد نقص های تاخیر را پوشش دهد. نتایج نشان می دهد که میزان سربار سخت افزاری برای بعضی از مدارها به 25 درصد هم رسیده است و این مقدار زیادی است، اما در مقابل می تواند تمامی مسیرهای غیرقابل آزمون را بیازماید.

طرح‌های آزمون آفلاین و آنلاین (BIST)، پلتفرم‌هایی با هزینه کم برای آزمون تراشه‌های بسیار پیچیده و مدرن هستند. در طرح BIST آفلاین، مولد بردار آزمون (TPG) درون تراشه جاسازی شده و در زمان آزمون فعال می‌شود و بردارهای آزمون را به مدار اعمال می‌کند. طرح BIST آنلاین، TPG را حذف کرده و از بردارهای ورودی سیستم برای انجام فرایند آزمون استفاده می‌کند. در این پایان نامه، یک طراحی BIST ارائه شده است که هم آزمون آنلاین و هم آزمون آفلاین مدارات ASIC را پشتیبانی می‌کند. در بخش آنلاین این طراحی، یک ماژول انتخاب‌گر بردارهای ورودی که جزو مجموعه آزمون پیش‌محاسبه شده هستند را به بخش کاهش منتقل می‌کند. در رویکرد HW-aware, مجموعه آزمون شامل بردارهای آزمونی است که در تقسیم بر مشخصه چندجمله‌ای LFSR انتخاب‌گر، باقیمانده صفر تولید می‌کنند. بخش کاهش, عرض بردار آزمون و خروجی‌های مربوطه را فشرده می‌کند. قسمت کاهش، بردارهای آزمون را فشرده می‌کند تا باقیمانده‌های تولید شده برای همه بردارهای آزمون متفاوت باشد و مشکل Masking را حل کند. اندازه کوچک مجموعه آزمون و فشرده‌سازی بردارهای آزمون منجر به کاهش قابل توجه هزینه سخت‌افزار می‌شود. در طرح آزمون آنلاین CTL-aware، اندازه مجموعه آزمون با استفاده از قسمت انتخاب‌کننده گسترش می‌یابد و بردارهای آزمونی را انتخاب می‌کند که باقیمانده‌های یکسانی را در تقسیم بر دو چندجمله‌ای مختلف تولید می‌کنند. سربار سخت‌افزاری روش HW-aware برای آزمون تراشه‌های با اندازه بزرگ و بسیار بزرگ برای 95 درصد پوشش خطا حدود 6% و 20% است. نسبت به روشهای قبلی, CTL به طور میانگین ۱۰۰ برابر توسط رویکرد CTL-aware پیشنهادی کاهش می‌یابد. روش‌های قبلی در شرایطی که نیاز به تنظیم پارامترها وجود دارد، ناکارامد هستند، مثلاً زمانی که سخت‌افزار مهم‌تر از CTL باشد و برعکس. بنابراین، یک طراحی اصلاحی از HW-aware که شامل شبکه ای از LFSR و یک ماژول ترکیبی کوچک برای دیکد کردن است, پیشنهاد شده است تا این چالش را برطرف کند. در این طراحی، می‌توان CTL و سربار سخت‌افزار را به‌طور قابل قبولی تنظیم کرد. در صورتی که CTL و سربار سخت‌افزار به یک اندازه مهم باشند، روش پیشنهادی به طور قابل ملاحظه‌ای CTL را نسبت به HW-aware کاهش می‌دهد، در حالی که سربار سخت‌افزاری تنها حدود 4٪ بیشتر از این روش برای مدارهای مقیاس بزرگ و مقیاس بسیار بزرگ خواهد بود.

استفاده از FPGA برای پیاده‌سازی شبکه‌های عصبی از جمله کاربردهای جذابی است که توجه بسیاری از محققان و مهندسان را به خود جلب کرده است. دلیل محبوبیت FPGA برای پیاده‌سازی شبکه‌های عصبی به دلایل بسیاری بستگی دارد. مانند تنظیم‌پذیری (Reconfigurability)، این ویژگی اصلی FPGA، به کاربر امکان می‌دهد تا ساختار داخلی FPGA را بر اساس نیاز خود بهینه‌سازی کند. این امر به توانایی سریع بروزرسانی سخت‌افزار و تغییر تنظیمات برای شبکه‌های عصبی مختلف منجر می‌شود. همزمانی (Parallelism)، شبکه‌های عصبی به طور معمول دارای محاسبات همزمان بسیار بالا هستند که می‌توانند بهره‌وری آن‌ها را افزایش دهند. FPGA از همزمانی در محاسبات بهره‌مند است که باعث افزایش سرعت اجرای شبکه‌های عصبی می‌شود. مصرف انرژی کم FPGA ها معمولاً به دلیل استفاده بهینه از منابع سخت‌افزاری و پیاده‌سازی مخصوص شبکه‌های عصبی، مصرف انرژی کمتری نسبت به سایر پلتفرم‌ها از جمله پردازنده‌های عمومی دارند. برای پیاده سازی شبکه های عصبی بر روی FPGA می توان از ابزارهای سنتز سطح بالا نیز استفاده کرد. FPGAها به دلیل قابلیت تنظیم‌پذیری (reconfigurability)، همزمانی (parallelism)، و پردازش با سرعت بالا، بسیار مناسب برای کاربردهای زمان واقعی (real-time) هستند. در این پژوهش، اجرای هر یک از لایه‌های شبکه عصبی باید در زمان بسیار کم و مشخصی ارائه شوند تا بتوانند به‌درستی کنترل یا پاسخگویی به ورودی‌های در زمان حقیقی را انجام دهند. به همین دلیل از برخی از روش‌های تست قسمت‌های اصلی شبکه عصبی در این پژوهش استفاده کرده‌ایم تا هم زمان طراحی شتاب‌دهنده کاهش پیدا کند و هم بسیاری از بهینه‌سازی‌های مربوط به لایه‌های مختلف شبکه عصبی به‌خوبی مطالعه شود. در این پژوهش، طراحی و بهینه‌سازی تمام قسمت‌های شبکه عصبی YOLOv7-tiny به‌صورت کامل و با استفاده از تکنیک‌های بهینه‌سازی انجام شده است. ابزارهای سنتز سطح بالا (HLS) یک سطح بالاتر از طراحی را برای FPGAها فراهم می‌کنند که طراحان را قادر می‌سازند تا بر جنبه‌های طراحی سطح بالا مانند الگوریتم‌ها تمرکز کنند و به جزئیات پیاده‌سازی سخت‌افزار سطح پایین توجه نکنند. در این پژوهش با استفاده از زبان برنامه‌نویسی C++ یکی از جدیدترین شبکه‌های تشخیص اشیا که شبکه عصبی YOLO است را با استفاده از فناوری‌های مختلف موجود در نرم‌افزار Vitis-HLS و با به‌کارگیری اتصالات لایه ‌به لایه و تکنیک‌های استخراج ویژگی مانند شبکه‌های هرم را بر روی FPGAهای خانواده Zynq پیاده‌سازی می‌کنیم. نتایج این پژوهش، شامل یک روش برای پیاده‌سازی شبکه YOLOv7-tiny روی FPGAs با استفاده از ابزارهای HLS است. ما تجزیه و تحلیل جامعی از عملکرد و استفاده از منابع شتاب‌دهنده‌های مبتنی بر FPGA ارائه می‌دهیم. روش‌های استفاده شده در این تحقیق، نتایج بسیار خوبی را برای نیازهای برنامه‌های زمان واقعی مانند تاخیر نشان می‌دهند. به ویژه، کار ما باعث کاهش 90% استفاده از واحدهای پردازش سیگنال دیجیتال (DSP) می‌شود و تا 60% از فلیپ‌فلاپ‌ها نسبت به طراحی‌های جدیدتر را ذخیره می‌کند، در حالی که مصرف بلوک RAM و جدول‌های جستجو (LUT) در این پژوهش به ترتیب برابر با 1092 و 59 هزار واحد بوده است که برای شبکه عصبی YOLOv7-tiny بسیار مناسب می باشد. در این پژوهش، تمامی قسمت های شبکه عصبی به صورت مجزا و در قالب قسمت های قابل اجرا در فاز شبیه سازی تست شده اند که در همه این موارد شاهد مصرف منابع تقریبا مناسبی برای کاربردهای زمان-واقعی بوده ایم. همچنین، به دست آوردن نتیجه طراحی شبکه با تاخیر کلی 15 میلی‌ثانیه بسیار مناسب برای برنامه‌های زمان واقعی است. همچنین، ما یک روش برای استفاده از منابع BRAM و دسترسی به حافظه‌های خارجی ارائه خواهیم داد.

تشخیص تومور مغزی نقش مهمی در تشخیص زودهنگام و برنامه ریزی درمان بیماران دارد. تصویربرداری تشدید مغناطیسی MRI)) به دلیل وضوح بالا و ماهیت غیر تهاجمی آن به عنوان یک روش تصویربرداری قدرتمند برای تشخیص تومور مغزی ظهور کرده است. این پایان نامه، یک الگوریتم نوآورانه برای تشخیص تومور مغزی در تصاویر MRI ارائه می‌کند که یک مکانیسم انتخاب آستانه پویا و ادغام عملیات مورفولوژیکی را در بر می‌گیرد. روش‌های آستانه گذاری مختلفی برای جداسازی مناطق تومور از بافت سالم مغز به کار گرفته شده است. با این حال، انتخاب مناسب ترین روش آستانه برای هر تصویر MRI به دلیل ویژگی‌های متنوع و توزیع شدت تومورهای مغزی، همچنان مسئله‌ا‌ی حل نشده باقی مانده است. در این پایان نامه، ما الگوریتمی را پیشنهاد می‌کنیم که به صورت پویا روش آستانه عمومی، Otsu یا فازی C-Means را بر اساس ویژگی‌های تصویر انتخاب می‌کند. الگوریتم با بارگذاری تصویر MRI و انجام مراحل پیش پردازش مانند حذف نویز و بهبود تصویر آغاز می شود. در مرحله بعد، بر اساس سه معیار همگنی، تفکیک‌پذیری و همپوشانی بهترین رویکرد آستانه را تعیین می‌کند. اگر ناحیه تومور ناهمگن یا دارای مرزهای فازی است از روش فازی C-Means (FCM) استفاده می‌کند و در مواردی که همگن است، معیارهای تفکیک پذیری و همپوشانی را برای انتخاب بین آستانه عمومی و روش Otsu ارزیابی می‌کند. پس از استفاده از روش آستانه گذاری مناسب، عملیات مورفولوژیکی برای بهبود شکل تومور و حذف نویز احتمالی اعمال می‌شود. این عملیات، به صاف کردن مرزهای تومور و پر کردن شکاف‌ها کمک می‌کند و در نتیجه نمایش دقیق‌تری از ناحیه تومور ایجاد می‌کند. برای ارزیابی اثربخشی رویکرد پیشنهادی ما، آزمایش‌هایی را بر روی یک مجموعه داده از پایگاه داده‌های استاندارد تومور مغزی(BRATS) متشکل از تصاویر MRI انجام دادیم. نتایج نشان می‌دهد که روش ما به دقت و استحکام بالایی در تشخیص تومور مغزی دست می‌یابد و از تکنیک‌های مشابه موجود بهتر عمل می‌کند.

رشد نامحدود و غیر قابل کنترل سلول ها در اطراف مغز باعث ایجاد انواع ضایعات مغزی و از جمله انواع تومور می شوند و اگر تحت درمان مناسب و به موقع قرار نگیرند سلامت بیماران را به خطر می اندازند و در اکثر موارد باعث مرگ بیمار می شوند. MRI یکی از بهترین روش های تصویربرداری است که تاکنون گزارشی در خصوص ایجاد عوارض در بیماران گزارش نشده است. در فناوری‌های یادگیری ماشین، شبکه‌های عصبی کانولوشن در زمینه تصاویر پزشکی، از محبوبیت بالایی برخوردار می باشد زیرا براساس یادگیری داده‌هاست، مهم‌ترین چالش در شناسایی تومورهای مغزی به ویژگی‌های استخراجی مرتبط می‌باشد. ویژگی‌های استخراجی تاثیر مستقیمی بروی کارایی سیستم‌های تشخیص می-گذارد. از همین رو در این پژوهش جهت استخراج ویژگی از تصاویر مغز از شبکه‌ی عصبی بهره گرفته شده است. جهت بهبود شبکه‌ی عصبی کانولوشن در این پژوهش از دو رویکرد استفاده گردیده است. در رویکرد نخست از موازی‌سازی شبکه های کانولوشن بهره گرفته شده است. در این پژوهش سه شبکه‌ی عصبی کانولوشن به صورت موازی با هم ترکیب گردیده‌اند. در رویکرد دوم از روش‌های تنظیم پارامتر با استفاده از یادگیری تقویتی استفاده گردیده است. پارامترهای تعداد تکرار آموزش، نرخ آموزش و تعداد بسته‌های آموزشی توسط یادگیری تقویتی تنظیم گردیده‌اند. مجموعه داده‌ی مورد استفاده در این پژوهش، مجموعه داده‌ی CE-MRI می‌باشد که شامل 235 بیمار و سه تومور Glioma(یکی ازتومورهای اولیه سیستم عصبی مرکزی است که درنخاع یا مغز بروز میکند و منشا تومور از سلولهاییاخته گولیال است. شایعترین محل تومور گلیوما مغز است)، Meningioma (یکی ازتومورهای اولیه سیستم عصبی مرکزی است که در نخاع یا مغز بروز می‌کند و منشا تومور از سلولهای مننژ و عنکبوتیه است. این تومور معمولاً خوش‌خیم است)و )Pituitaryاین غده در بخش تحتانی مغز قرار دارد،هیپوفیز شامل سه بخش هیپوفیز پیشین ، هیپوفیز میانی و هیپوفیز پسین است) بوده است. در این پژوهش از معیارهای دقت، صحت، فراخوان و معیار F جهت ارزیابی روش پیشنهادی استفاده گردیده است،که این نتایج به‌ترتیب برابر 99، 98.6، 99 و 98.6 درصد گزارش شده است.

بسیاری از برنامه های پردازش سیگنال نیاز دارند که فرکانس قطع فیلتر دیجیتال به صورت پویا تغیر کند. چنین فیلترهای دیجیتالی قابل تنظیم مجدد در سیستم های تطبیقی، رادار، سونار یا رادار دریایی و سیستم های کنترل، پردازش سیگنال های پزشکی، تجزیه و تحلیل ارتعاش، پردازش سیگنال صوتی و ارتباطات بیسیم مفید هستند؛ فیلترهای قابل تنظیم مجدد بر اساس تکنیک تقریب پارامتر طیفی )SPA )و ترکیب آن با تکنیک درونیابی (ISPA (کنترل مداوم بر فرکانس قطع )fc )را فراهم میکنند. فیلتر ISPA به محدوده fc بسیاروسیع )برابر با کل باند Nyquist )و پهنای باند انتقال باریک به همراه ریپل باند عبور کوچک و تضعیف باند توقف بالا دست می یابد. تاکنون پیاده سازی سخت افزاری متنوعی برای فیلترهای SPA بر روی تراشه FPGA پیشنهاد شده است. این پایاننامه، طراحی یک فیلتر قابل تنظیم مجدد SPA مبتنی بر محاسبات تصادفی )SC )را روی تراشه FPGA پیشنهاد می کند. در محاسبات تصادفی عملیات جمع به وسیله یک مالتی پلکسر انجام می شود؛ اما در خروجی مالتی پلکسر نتیجه جمع بر دو تقسیم می شود درواقع یک کاهش مقیاس در خروجی مالتی پلکسر وجود دارد. تحقیقات زیادی برای از بین بردن این کاهش مقیاس در خروجی جمع کننده انجام گرفته است که هرکدام یک سخت افزار اضافی به فیلتر تحمیل کرده اند؛ اما در این تحقیق این کاهش مقیاس به وسیله بزرگنمایی اندازه ضرایب فیلتر FIR در حوزه باینری صورت می گیرد که نیازمند هیچ مدار سختافزاری اضافی نیست.کد نویسی این فیلتر به وسیله زبان برنامه نویسی HLS انجام گرفته است که نسبت به زبان برنامه نویسی HDL ،برای توصیف سیستم ها و الگوریتم ها ساده تر و شهودی تر است. پیاده سازی این فیلتر روی تراشه 1l-xq7vx330trf1761 از خانواده 7 virtex صورت گرفته است. نتایج شبیه سازی نشان می دهد که فیلتر SPA تصادفی پیشنهادی به کاهش قابل توجهی در پیچیدگی سخت افزار، استفاده از منابع FPGA و توان مصرفی در مقایسه با طراحی با استفاده ضرب و جمع باینری دست می یابد؛ در عین حال باعث افزایش تاخیر پردازش می شود که می توان با موازی سازی آن را جبران کرد.

امروزه با پیشرفت در ابزارهای تصویر برداری، تعداد تصاویر دیجیتال و حجم اطلاعات ثبت شده در آن‌ها به حدی بالا رفته است که پردازش تصاویر و تحلیل داده‌های آن جهت دستیابی به هدفی مشخص جز به وسیله ابزارهای پردازش تصاویر، مقدور نمی‌باشد. یکی از علومی که به کمک پردازش تصاویر آمده است، علم یادگیری ماشین می‌باشد. یادگیری ماشین با استفاده از الگوریتم‌هایی خاص می‌تواند عکس‌هایی که در یک رده هویتی باشند پردازش کند و اطلاعات آن‌ها را طبقه‌بندی نماید. در چند سال اخیر تعداد زیادی از محققین با استفاده از یادگیری عمیق که از روش‌های یادگیری ماشین، بر مبنای شبکه‌های عصبی عمیق می‌باشد به تخمین تعداد افراد موجود در تصاویر دیجیتال پرداخته‌اند و از میان شبکه‌های عصبی عمیق، شبکه‌های عصبی کانولوشنی با توجه به توانایی فوق‌العاده‌ای که در استخراج ویژگی‌های مهم تصاویر به صورت اتوماتیک دارند، نمایی تازه به موضوع شمارش جمعیت بخشیده‌اند. شمارش جمعیت دارای کاربردهای متعددی مانند کاربردهای امنیتی، طراحی شهری، آماری وغیره، می‌باشد و ازآنجایی که موضوع امنیت جان انسان‌ها برای محققین همیشه در اولویت بوده است، شمارش جمعیت در دسته موضوعات مهم دسته‌بندی شده است و همچنان؛ با توجه به این‌که روش‌های شمارش جمعیت می‌توانند برای تعداد زیادی دیگر از موضوعات یادگیری ماشین، مانند شمارش سلول‌ها، شمارش وسیله‌ها، شمارش حیات وحش و غیره، به کارگرفته شوند، اهمیت این موضوع برای محققین چند برابر گردیده‌است. برای انجام وظیفه شمارش جمعیت درتصاویر دیجیتال، روش های متعددی به کار گرفته شده است که هرکدام از این روش‌ها دارای مزایا و معایب خاص خود می‌باشند. در این تحقیق سعی گردیده است در کنار بررسی روش‌های نوین شمارش جمعیت که بر مبنای یادگیری عمیق و شبکه‌های عصبی کانولوشنی هستند، شیوه نوینی که مبتنی به گسترش لایه‌های شبکه‌های عصبی کانولوشنی و تخمین نقشه تراکم جمعیت است، برای تخمین تعداد افراد موجود در تصاویر دیجیتال مورد استفاده قرار گیرد. معیارهای خطای مجذور مربع (MSE)وخطای میانگین مطلق(MAE) برای سنجش شیوه پیشنهاد شده استفاده شده است. نتایج حاصل بیش از 5% پیشرفت در دقت تخمین تعداد نفرات موجود در تصویر را نسبت به سایر روش‌های مشابه داشته است.

شبکه های عصبی مصنوعی (ANN) جایگاه ویژه ای در مدل سازی و پیاده سازی سیستم های مختلف دارند. در سال های اخیر پژوهش های متعددی به پیاده سازی انواع مختلف شبکه های عصبی اختصاص یافته اند که هدف اصلی آن ها رسیدن به سرعت بالاتر نسبت به نمونه های نرم افزاری می باشد. چالش اساسی در پیاده سازی سخت افزاری شبکه های عصبی، وجود تعداد بسیار زیاد واحدهای پردازشی شامل ضرب کننده ها و جمع کننده ها می باشد که به استفاده از منابع سخت افزاری فراوان، سرعت پایین و توان مصرفی بالا منجر می شود. یک رویکرد بسیارکارا برای پیاده سازی سخت افزاری شبکه های عصبی، استفاده از محاسبات تصادفی است که قادر است میزان منابع سخت افزاری مورد نیاز را به حداقل ممکن برساند. با توجه به ماهیت تصادفی این رویکرد، سرعت همگرایی در محاسبات به مشکل اصلی در پیاده-سازی شبکه های عصبی تبدیل شده است به گونه ای که هر واحد پردازشی به میلیون ها کلاک جهت رسیدن به همگرایی نیاز دارد. در این پژوهش روشی کارا برای پیاده سازی شبکه ی عصبی MLP بر روی تراشه ی FPGA ارائه شده است. خاصیت بازپیکره بندی تراشه ی FPGA این امکان را فراهم می کند که شبکه های MLP با تعداد نورون های مختلف و توپولوژی های گوناگون برروی یک تراشه قابل پیاده سازی باشند. زمان همگرایی با محدود کردن طول رشته بیت تصادفی و ایجاد همگامی بین واحدهای پردازشی موجود در شبکه ی عصبی بر اساس یک زمانبندی دقیق به طور قابل ملاحظه ای کاهش یافته است. همچنین برای شبکه های عصبی با ورودی های بسیار زیاد، با توجه به محدودیت تعداد پایه های ورودی-خروجی در تراشه ی FPGA، ساختار شبکه ی MLP به گونه ای پیاده سازی شده است که ورودی ها در لایه ی اول بصورت ترتیبی و از طریق یک پورت 8 پایه ای پردازش گردند. این امر امکان پیاده سازی شبکه های عصبی با کاربرد در سیستم های پردازش تصویر را فراهم می کند. پیاده سازی روش پیشنهادی با استفاده از زبان توصیف سخت افزار Verilog و برروی تراشه ی Xilinx FPGA Virtex-7 xc7v2000t انجام شده است. نتایج حاصل بیانگر بیش از 83% کاهش در منابع سخت افزاری و توان مصرفی نسبت به روش های پیشین می باشند. به علاوه میزان خطای میانگین شبکه های عصبی پیاده سازی شده به میزان 2% کاهش یافته است.

در طی سال های گذشته، صنعت دیجیتال و مدار های مجتمع (IC)تغییرات و پیشرفت زیادی را به خود دیده است. همراه با این تغییرات، تهدیدات زیادی نیز صنعت مدار های مجتمع را تهدید می کند. یکی از مهم ترین تهدید هایی که در طول دهه گذشته زیان های مالی بسیاری را به صنعت ذکر شده وارد کرده است تروژان های سخت افزاری (Hardware Trojans)نام دارد. تروژان های سخت افزاری به یکی از مهم ترین موضوع های صنعت مدار های مجتمع تبدیل شده که می تواند آسیب های سخت افزاری و همچنین مالی زیادی را به بخش های مختلف وارد کند. از مهم ترین تاثیر های تروژان های سخت افزاری می توان به تغییر عملکرد مدارهای مجتمع، داغی بیش از حد و درز عمدی اطلاعات اشاره کرد. تروژان های سخت افزاری در مراحل مختلف می توانند وارد مدار های دیجیتال شوند. از بین مراحل ذکر شده می توان به مرحله طراحی، آزمایش و تولید اشاره نمود. در این پژوهش، یک روش جدید برای تشخیص آسیب پذیری مدارهای دیجیتال در مقابل نفوذ تروژان های سخت افزاری در مرحله طراحی مدار های دیجیتال، نمایش داده می شود. آسیب پذیری مدارهای دیجیتال در مقابل تروژان های سخت افزاری به فاکتور های مختلفی وابسته است که باید تک تک و به صورت مجزا آن ها را بررسی نمود. این فاکتورها شامل فضاهای خالی اضافه، مسیرهای اضافه، تاخیر مسیر، قابلیت کنترل پذیری (Controllability) و توان مصرفی می شود. شبکه های عصبی عمیق (Deep Neural Networks) یک ابزار قدرتمند به منظور تعلیم سیستم های پیچیده و غیرخطی شناخته می شوند که در بخش های محتلفی مورد استفاده قرار می گیرند. بعد از تهیه یک مجموعه داده کامل در رابطه با وجود فاکتور های مختلف که مدار ها را در مقابل تروژان های سخت افزاری آسیب پذیر می کند، شبکه های عصبی می توانند به عنوان یک سیستم به منظور تشخیص و بررسی آسیب پذیری یک مدار قضاوت کنند. با توجه به ساختار طراحی مدارات دیجیتال، می توان آن ها را از لحاظ نمایش به بخش های مختلف تقسیم کرد. تمامی این بخش ها و فاکتور های آسیب پذیر آن ها به طور موازی استخراج شده و توسط یادگیری عمیق (Deep Learning) آموزش داده می شود. در نتیجه، حاصل خروجی شبکه عصبی عمیق میزان آسیب پذیر بودن مدار های دیجیتال را مشخص می کند. با توجه به روش ذکرشده تمامی قسمت های آسیب پذیر مدار و همچنین میزان آسیب پذیر بودن آن ها مشخص می شوند. با توجه به آزمایش های انجام شده که بر روی مدار های مختلف (ISCAS 85, ISCAS 89, ITC 99) انجام شده است، دسته بندی بخش های مختلف مدار و میزان آسیب پذیری آن ها در برابر تروژان های سخت افزاری با استفاده از شبکه های عصبی با دقت 95.05 انجام می شود. به علاوه، شبکه های عصبی از انعطاف بالایی برخوردار بوده و اضافه کردن فاکتور های جدید به آن ها در مقایسه با کار های قیلی و پژوهش های انجام شده راحت تر می باشد.

تصویربرداری تشدید مغناطیسی به صورت ذاتی کند است که از لحاظ سلامت و اقتصادی به صرفه نیست، بنابراین می توان با استفاده از روش هایی از قبیل حسگری فشرده، حسگری فشرده کور، یادگیری دیکشنری و یادگیری تبدیل تنک، سیگنال را به محیطی دیگر نگاشت کرد و در محیط تبدیل شده سیگنال را بازیابی کرد تا از ذخیره حافظه زیاد و اتلاف منابع اقتصادی جلوگیری شود. در این پایان نامه بر روی یادگیری تبدیل تنک تصاویر تشدید مغناطیسی کار شده است یعنی به جای اینکه سیگنال را به محیط های فیکس شده از قبیل فوریه، موجک و... انتقال داد، از آنجا که این محیط ها قسمتی از سیگنال را حذف می کنند سعی کرده ایم محیطی متغییر شده با استفاده از روش یادگیری تبدیل تنک دسته ای شبه آنلاین استفاده کنیم. به این صورت که دسته هایی از سیگنال که به ما می رسند را در محیطی دیگر ضرایب تنک و تبدیلی که این ضرایب تنک را به دست می دهند به صورت قابل تطبیق با دریافت سیگنال به دست می آوریم و با روش تجزیه مقادیر ویژه و معادلات درجه دو(نرمال) تصویر را بازسازی می کنیم. در روش یادگیری تبدیل تنک دسته ای شبه آنلاین، سیگنال را به صورت دسته های 4 تایی و به صورت شبه آنلاین دریافت کردیم و ماسک نمونه برداری اعمال شده به صورت کارتزین انتخاب شده است که برای این حالت میزان PSNR برابر با 2175/33 می باشد. که به نسبت روش یادگیری دیکشنری و روش های قبلی میزان بالاتری از انرژی و وضوح تصویر را به دست آوردیم و با توجه به تابع هزینه سیگنال که در این گونه مسایل غیر محدب هستند به میزان همگرایی بیشتر و معقول تری به نسبت روش های دیگر رسیدیم به دلیل پایین آوردن به روز رسانی و بهبود ماتریس های تنکی.

از دیرباز مخابره و ارسال اطلاعات با سرعت زیاد و اتلاف توان کم، یکی از دغدغه های مهندسین الکترونیک و مخابرات بوده است. در حال حاضر این کار به وسیله فرستنده های RF صورت می گیرد. یک فرستنده RF شامل قسمت های مختلفی می باشد که مهمترین قسمت آن تقویت کننده توان است. چرا که بخش عظیمی از جریان کل سیستم فرستنده توسط این بلوک مصرف میشود. بنابراین به منظور کاهش جریان مصرفی سیستم، بازده بالای تقویت کننده توان امری مهم و حیاتی می باشد. همچنین تقویت کننده های توان به کار رفته در سیستم های ارتباطی جدید مانند WiMax ، 4G و 5G باید دارای پهنای باند وسیعی باشند. لذا در این سیستمها، تقویت کننده های توان باید بتوانند بازده بالا را بر روی پهنای باند وسیعی فراهم کنند. همچنین تقویت کننده توان عنصر اساسی بسیاری از سیستمهای مایکروویو و موج میلیمتری میباشدکه در بسیاری از کاربردها از جمله مخابرات، رادار، ارتباطات ماهوارهای، تصویربرداری پزشکی و... از آنها استفاده میشود. با توجه به کاربردهای متنوع این تقویت کننده ها، آنها دارای مشخصات،کلاس کاری و پارامترهای متفاوتی می باشند. پارامترهای اساسی یک تقویت کننده توان عبارت اند از : بازده )راندمان(، بازده توان افزوده، پهنای باند و خطی بودن. نسل جدید سیستمها و دستگاه های ارتباطی موبایل در کاربردهای پهنباند و چند بانده پیاده سازی می شوند. بلوک های تشکیل دهنده سیستم های بیسیم، برای به حداکثر رساندن توان خروجی و نیز برای به حداقل رساندن میزان تلفات توان، نیاز به تطبیق امپدانس در ورودی یا خروجی تقویت کننده توان دارند. عدم تطبیق امپدانس، باعث افزایش تلفات توان و ایجاد هارمونیک های ناخواسته و همچنین کاهش عمر مفید باتریها میشود. در اکثر طراحی های تقویت کنندههای توان در خروجی یک شبکه تطبیق امپدانس و یک فیلتر برای تظیم فرکانس کاری تقویت کننده قرار می گیرد . در این پژوهش، به جهت کاهش تلفات سوئیچینگ و همچنین کاهش سایز نهایی تقویت کننده توان، یک فیلتر طراحی شده است که علاوه بر تثبیت کارکرد تقویت کننده در فرکانس مورد نظر، همزمان عمل تطبیق امپدانس خروجی را نیز انجام میدهد وما را از طراحی یک شبکه تطبیق مجزا بی نیاز میکند. نتایج شبیه سازی نشان میدهد که طراحی تقویت کننده توان با فیلتر میانگذر پهن باند (W-BPF) 4/ تطبیق پذیر پیشنهادی، میتواند در گسترهی فرکانسی 9 تا 4 گیگاهرتز، مقدار توان خروجی )out(P 91 تا dBm 49/9 را به آنتن بار 06 اهم تحویل دهد. همچنین در این شبیه سازی، مقدار گین 1 تا 94 دسیبل، بازدهی درین (DE %) 02 درصد و بازده توان افزوده / 44 تا 2 43 09 درصد در سرتاسر پهنای باند فرکانسی / تا 4 به دست آمده است

تراشه های با قابلیت بازپیکره بندی سه بعدی (3D FPGA) به عنوان یکی از تکنولوژی های نوین، افق های تازه ای را در برابر طراحان مدارهای دیجیتال، جهت پیاده سازی سیستم های بسیار پیچیده گشوده است. در 3D FPGA، چند لایه از تراشه های دوبعدی برروی یکدیگر قرار می گیرند و ارتباط عمودی بین لایه ها از طریق اتصالات ویژه ای موسوم به TSV انجام می گیرد. در این پایان نامه، رویکردی کارا برای پیاده سازی مدارهای منطقی دیجیتال برروی تراشه های 3D FPGA ارائه می شود. در این رویکرد، مدار دیجیتال سنتز شده در سطح دروازه های منطقی، ابتدا به یک گراف جهت دار تبدیل می شود. سپس با استفاده از الگوریتم فرا ابتکاری SA، گراف به تعدادی پارتیشن (لایه) تقسیم بندی می شود. الگوریتم پارتیشن بندی توسعه داده شده برای تراشه سه بعدی، بر اساس ایجاد کمترین اتصال بین لایه های مختلف استوار است. مرحله بعد از آن شامل جانشانی پارتیشن های مختلف برروی لایه های مربوطه است که برمبنای الگوریتم SA و در بستر یک معماری پیشنهادی سه بعدی می باشد. در نهایت اتصالات مورد نیاز بین ماجول های جانشانی شده بر روی لایه ها در 3D FPGA با استفاده از گسترش الگوریتم مسیریابی Pathfinder برای تراشه های FPGA سه بعدی تکمیل می شود. کارایی رهیافت پیشنهادی برای مدارهای معیار MCNC، از لحاظ تاخیر، تعداد TSVها و طول سیم مصرفی با TPR (یکی از ابزارهای طراحی سه بعدی) مقایسه شده است. نتایج نشان می دهد که طول سیم مصرفی در الگوریتم پیشنهادی به اندازه %5.16 و تاخیر مسیر بحرانی به اندازه %31.14 بهبود یافته اند و این درحالی است که تعداد TSVها به انداره %5.34 کاهش یافته اند. همچنین تعداد TSVها با توجه به روش Parti-SA به اندازه %9.89 کمتر شده است. نتایج بدست آمده از مقایسه تراشه های دوبعدی و سه بعدی دولایه از نقطه نظر تاخیر مسیر بحرانی، مساحت بر لایه و عرض کانال افقی، به ترتیب نشان از بهبودی ساختار سه بعدی به اندازه %28.61، %45.44 و %30.47 دارد. نتایج حاصل از مقایسه تراشه های سه بعدی با دو لایه و چهار لایه نشان از بهبود سرعت مدار به اندازه %15.95 و کاهش عرض کانال افقی به اندازه %15.92 در تراشه با چهار لایه دارد. درحالیکه میانگین شمار کل ترانزیستورها در تمامی لایه ها در تراشه سه بعدی با چهار لایه نسبت به دولایه، تنها به اندازه %1.96 افزایش داشته است.

تقویت کننده توان، آخرین بلوک از سیستم های فرستنده-گیرنده می باشد که بیشترین مصرف توان را نسبت به دیگر بلوک ها در قسمت فرستنده دارد. لذا ضروری است که تقویت کننده توان در محدوده فرکانسی وسیع، پربازده و کم تلف طراحی و پیاده سازی شود. نسل جدید سیستم ها و دستگاه های ارتباطی موبایل در کاربرد های چند فرکانسی و چند بانده پیاده سازی می شوند. بلوک های تشکیل دهنده سیستم های بی سیم، برای به حداکثر رساندن توان خروجی و نیز برای به حداقل رساندن میزان تلفات توان، نیاز به تطبیق امپدانس در ورودی یا خروجی تقویت کننده توان دارند. عدم تطبیق امپدانس، باعث افزایش تلفات توان و ایجاد هارمونیک های ناخواسته و همچنین کاهش عمر مفید باتری ها می شود. در خروجی تقویت کننده توان، بین ترانزیستور و بار می توان شبکه ی تطبیق امپدانس قابل تنظیم، طراحی کرد و بار در تقویت کننده توان همان آنتن خروجی می باشد که امپدانس ثابت 50 اهم دارد. ساختارهای تقویت کننده های RF با قابلیت تنظیم فرکانس، کاربردهای زیادی در سیستم های بی سیم دارند که تقویت کننده توان کلاس E بهترین گزینه برای انجام این کار می باشد. این تقویت کننده برای اولین بار توسط ناتان سوکال در سال 1975 معرفی شده است، که از لحاظ تئوری بازده نزدیک %100 را دارد. دلیل بالا بودن بازده این تقویت کننده توان این است که، ترانزیستور به عنوان سوئیچ عمل می کند، این رویکرد باعث می شود تا شکل موج ولتاژ و جریان در درین ترانزیستور هم پوشانی نداشته باشند و توانی مصرف نشود. هر چند که در عمل، اثرات پارازیتی و خازن های غیر خطی ترازیستور باعث ایجاد اعوجاج در شکل موج ها و افت بازده می شود. در این پژوهش، در راستای طراحی تقویت کننده توان در محدوده فرکانسی وسیع از یک فیلتر میان گذر قابل تنظیم در شبکه تطبیق خروجی استفاده شده است. این فیلتر با استفاده از سه استاب موازی و خطوط مایکرواستریپ طراحی شده است که پاسخ فرکانسی آن در محدوده فرکانسی 1 تا 55/2 گیگاهرتز قابل تنظیم می باشد. فرآیند تنظیم کردن پاسخ فرکانسی فیلتر میان گذر از طریق خازن-های متغییر (دیودهای واراکتور) صورت می گیرد. با اتصال مجموعه ای از واراکتورها به استاب های فیلتر که به صورت آنتی سری بهم وصل شده اند، و اعمال ولتاژ معکوس به آنها می توان فرکانس مرکزی فیلتر را در باند مورد نظر تنظیم کرد. در این طراحی، سعی شده است که توان تحویلی به بار، بهره و بازدهی در کل محدوده فرکانسی حداکثر مقدار را داشته باشد. بدین منظور از شبکه های تطبیق ثابت کم تلف در ورودی و خروجی تقویت کننده توان استفاده شده است، همچنین ترانزیستور CGH40010F از شرکت CREE که با استفاده از تکنولوژی گالیم نیتراید (GaN) ساخته شده است، به عنوان المان فعال (سوئیچ) انتخاب شده است. جهت شبیه سازی مدار پیشنهادی با فیلتر قابل تنظیم، از نرم افزار طراحی سیستم های پیشرفته (ADS) استفاده شده است. نتایج شبیه سازی نشان می دهد که تقویت کننده توان قابل تنظیم پیشنهادی می تواند در محدوده فرکانسی 1تا 55/2 گیگاهرتز، مقدار توان خروجی dBm 5/41 - 40 را به آنتن (بار50 اهم) تحویل دهد. همچنین در این شبیه سازی بهره dB 5/12 - 10، بازده توان افزوده 73 - 4/52 درصد و بازده درین 2/81 - 2/57 درصد در کل پهنای باند به دست آمده است.

با کوچک شدن اندازه ی ترانزیستورهای ماسفت به محدوده ی زیر 20 نانومتر ادامه ی پیشبینی مور در مورد دو برابر شدن تعداد ترانزیستورها در یک تراشه با چالش جدی مواجه شده است. ترانزیستور نوظهور CNTFET به عنوان یک از گزینه های مناسب جهت ساخت تراشه ها در آینده مطرح می باشد. با وجود مزایای متعدد این نوع ترانزیستورها (سرعت کلیدزنی بالا، توان تلفاتی کمتر، اندازه ی کوچکتر)، پایین بودن قابلیت اطمینان به عنوان یکی از موانع مجتمع سازی این نوع ترانزیستورها در تراشه های VLSI می شود. در این پژوهش روش تحلیلی برای محاسبه قابلیت اطمینان مدارهای دیجیتال ترکیبی بر اساس ترانزیستور های CNTFET توسعه داده شده است. در ترانزیستورهای CNTFET کانال ترانزیستور با استفاده از نانو لوله های کربنی (ورقه های گرافنی بارپیچ شده) ساخته می شود. با توجه به کایرالیتی ، سه نوع نانو لوله کربنی در گیت ترانزیستور ممکن است ایجاد شود: نیمه هادی خالص، نیمه هادی ناقص و فلزی. انتقال حامل ها توسط دو نوع اول قابل کنترل با ولتاژ گیت و در نوع سوم غیر قابل کنترل می باشد. اگر ترانزیستوری دارای حداقل یک نانو لوله ی کربنی فلزی باشد دچار نقص اتصال کوتاه در صورتی که هیچ نانو لوله ی کربنی در ناحیه گیت ترانزیستور وجود نداشته نقص اتصال باز روی می دهد. در روش ارائه شده اول از همه احتمال خطای اتصال باز و اتصال کوتاه برای گیت های مدار محاسبه و سپس با استفاده از ماتریس انتقال احتمالات در سطح ترانزیستور، قابلیت اطمینان هر گیت به ترتیب قرارگیری در مدار محاسبه می شود. شبیه سازی انجام شده بر روی مدارهای معیار ISCAS 85 نشان می دهد که روش محاسبه ی قابلیت اطمینان پیشنهادی کمتر از 3 درصد خطا دارد. عملکرد خروجی این روش از روش های قبلی از نظر دقت بهتر و از نظر پیچیدگی محاسبات مشابه است که منجر به مقیاس پذیری آن می شود.

یکی از شاخص های اصلی در ارزیابی تراشه های دیجیتال، سرعت پردازش آن ها می باشد. بنابراین، ارائه روش تحلیلی دقیق و کارا جهت تقریب تاخیر مدار ها، یکی از ضروریات مرحله طراحی مدارهای مجتمع محسوب می شود. در روش تحلیل زمانی ایستا (STA)، برای هرکدام از گیت ها براساس مقدار نامی پارامترهای موثر (طول ترانزیستور، ضخامت اکسید گیت و ...) مقدار تاخیر محاسبه شده و تاخیر طولانی ترین مسیر به عنوان معیار سرعت مدار گزارش می گردد. از سوی دیگر، با ورود تکنولوژی ساخت ترانزیستورها به ابعاد نانومتر، به دلیل عدم امکان کنترل دقیق فرآیند ساخت، مقدار پارامترهای ترانزیستورها دچار تغییرات تصادفی می شوند. تحلیل زمانی ایستا با رویکرد آماری (SSTA) به عنوان راهکاری جایگزین جهت وارد نمودن تغییرات پارامتر ها در تحلیل زمانی ارائه شده است. در SSTA چالش های فراوانی از جمله همبستگی های میان پارامترها، توزیع های غیر نرمال و چولیدگی عملگر ماکزیمم، وجود دارد. در میان این چالش ها چولیدگی ناشی از عملگر ماکزیمم به عنوان مهم ترین چالش تحلیل زمانی محسوب می شود. ماکزیمم دو توزیع احتمالاتی به صورت یک تابع غیرخطی پیچیده بیان می شود و اعمال چند باره این عملگر منجر به ایجاد توزیع احتمالاتی غیرمتعارف می گردد. در این پژوهش براساس شبکه عصبی (ابزاری بسیار قدرتمند در مدل سازی توابع غیر خطی) مدلی کارا جهت انجام عملگر ماکزیمم در SSTA ارائه گردیده است. شبکه عصبی ارائه شده توانایی پاسخگویی به چالش های ذکر شده در مورد توزیع های غیر نرمال و چولیدگی های ایجاد شده در اثر اعمال عملگر ماکزیمم را دارد. همچنین جهت مدل سازی همبستگی میان پارامترها، مدلی دقیقی مبتنی بر مدل مشبک ارائه شده است. در مدل مشبک پیشنهادی، همبستگی ها و تغییرات ناشی از آن ها بر اساس محل جایگیری یال های گراف معادل مدار محاسبه می شود. شبیه سازی های کامپیوتری روش تحلیل زمانی ارائه شده برروی مدارهای معیار ISCAS 85 نشان می دهد که خطای میانگین تاخیر، در مقایسه با مونت کارلو کمتر از 65/0 % و خطای انحراف استاندارد (در توزیع احتمالاتی طولانی ترین مسیر مدار) کمتر از 19/2 % می باشد. همچنین توزیع به دست آمده، در مقایسه با روش های برمبنای SSTA قبلی بسیار نزدیک تر به توزیع حاصل از شبیه سازی مونت کارلو می باشد. علاوه بر آن، زمان اجرای الگوریتم در مقایسه با روش مونت کارلو به میزان 153 برابر کمتر می باشد.

اتصالات نقطه به نقطه و گذرگاه مشترک از روش های سنتی ایجاد ارتباط بر روی تراشه ها هستند. این روش ها، برای تراشه هایی که دارای تعداد کمی عنصر پردازشی و حافظه ای هستند استفاده می شوند. در دهه های اخیر پیشرفت تکنولوژی های ساخت، مهندسان طراح را جهت مجتمع کردن تعداد زیادی از منابع پردازشی و حافظه بر روی یک تراشه توانمند ساخته است. ارتباط بین این تعداد زیاد از منابع تعبیه شده در سیستم های روی تراشه، یکی از فاکتورهای اساسی جهت افزایش کارایی سیستم می باشد. شبکه های روی تراشه به عنوان یک الگوی مناسب جهت ایجاد ارتباط بین این منابع پردازشی مورد استفاده قرارگرفته است. با ظهور شبکه های روی تراشه، کارایی سیستم های روی تراشه بهبود پیدا کرد و توان مصرفی و تاخیر شبکه ها کاهش یافت. از طرف دیگر با افزایش اندازه شبکه ها و زیاد شدن منابع پردازشی بر روی یک تراشه و بزرگ شدن ناحیه ساخت تراشه، توان مصرفی سیستم افزایش و توان عملیاتی سیستم کاهش یافت. جهت مقابله با این مشکلات شبکه های روی تراشه سه بعدی ارائه گردید که در آن به جای آن که کل منابع پردازشی بر روی یک تراشه قرار گیرد این منابع بر روی چند تراشه با اندازه کوچک تر توزیع می شود. بدین ترتیب به دلیل کاهش طول سیم ها توان مصرفی کاهش یافته و تاخیر بهبود می یابد. معیارهایی که جهت ارزیابی شبکه های روی تراشه مورد ارزیابی قرار می گیرند عبارتند از تاخیر، توان عملیاتی، توان مصرفی و ناحیه ساخت. همچنین نوع همبندی شبکه، الگوریتم های مسیریابی، تکنیک های سویچینگ و الگو های ترافیکی از جمله پارامترهایی هستند که در ارزیابی شبکه های روی تراشه حائز اهمیت می باشند و تغییر در هر یک از این معیارها، تغییر در مشخصه های ارزیابی را نتیجه خواهد داد. در این پایان نامه مدلی تحلیلی جهت شبیه سازی الگوریتم های شبکه های روی تراشه سه بعدی با هدف بهینه سازی مشخصه های تاخیر، توان مصرفی و توان عملیاتی ارائه می شود. نتایج حاصل از شبیه سازی ها بیانگر آن است که الگوریتم های مسیریابی تطبیقی عملکرد مناسب تری نسبت به الگوریتم-های مسیریابی قطعی ارائه می دهند. همچنین، با انتخاب نوع همبندی مناسب جهت پیاده سازی شبکه های روی تراشه سه بعدی، در الگوریتم مسیریابی ثابت، الگوی ترافیکی بیت معکوس عملکرد بهینه دارد. میانگین خطای محاسباتی مدل ارائه شده برای تاخیر حدود 5/7 درصد و برای توان مصرفی

افزاره های FPGA جهت پیاده سازیِ مدارات دیجیتالی بکار گرفته می شوند. افزایش اندازه، پیچیدگی، انعطاف پذیری و سرعت پردازش در تراشه های FPGA سبب می شود که احتمال خرابی در آن ها افزایش یابد، به همین دلیل اطمینان از صحت کارکرد آن ها در تمامی شرایط، بسیار دشوار است؛ لذا طراحی باید به گونه ای باشد که آزمایش قطعات به راحتی صورت گیرد. خود آزمونگر توکار یا BIST نوعی روش تست است که افزاره را قادر می سازد بدون نیاز به تجهیزات خارجی، خود را تست کند. به طور کلی، ساختار BIST دربرگیرنده سه قسمتِ مدار مولد الگوی آزمون، کنترل کننده و مدار تحلیل گر پاسخ خروجی است و کارکرد آن به گونه ای است که الگوهای آزمون به صورت داخلی در مدار تولید شده و به مدار تحت آزمون اعمال می گردند. سپس، پاسخ مدار به الگوهای آزمون مورد بررسی قرار گرفته و وقوع خطا در مدار آشکار می شود. اجرای این عملیات تحت نظر کنترل کننده است. در این پایان نامه، در راستای پیاده سازی این نوع آزمون بر روی بخشی از تراشه ها ی صنعتی FPGA، سه روش مختلف و نوین ارائه می گردد. در روش نخست آزمون به صورت آفلاین و مقایسه ای، طی دو مرحله پیکره بندی اجرا می شود. در روش دوم آزمون به صورت آنلاین غیرهمروند و طی سه گام برای هر سلول حافظه ی SRAM که به ترتیب عبارت اند از گرفتن پشتیبانی از مقادیر اولیه ی سلول حافظه SRAM، اعمال الگوهای تست با توجه به مقادیر اولیه سلول حافظه SRAM و بازگرداندن مقدار پشتیبانی به سلول حافظه SRAM، اجرا می گردد. روش سوم آزمون به صورت آنلاین غیرهمروند است که سلول های حافظه SRAM به موازات سایر بخش های بلوک منطقی، آزمایش می شوند. در پایان، این سه روش باهم مقایسه می شوند؛ روش نخست دارای حداقل سربار سخت افزاری و توان مصرفی نسبت به سایر روش های ارائه شده است. روش دوم و سوم آزمون به صورت آنلاین غیرهمروند، خودکار و با حفظ مقادیر اولیه سلول های حافظه SRAM، اجرا می شود. همچنین زمان و دوره ی آزمون در روش سوم به نسبت دو روش دیگر، به طور قابل توجهی کمتر است که برنامه ریز با توجه به اولویت های طراحی خود، یکی از این سه روش را انتخاب می کند. جهت پیاده سازی آزمون های ارائه شده در تراشه ی FPGA و بررسی صحت عملکرد آن ها، از نرم افزار قدرتمند H_SPICE استفاده شده است. فنّاوری بکار رفته در این تحقیق 45 نانومتر است.

در تراشه های FPGA امروزی برای افزایش کارایی وکاهش توان مصرفی، در ساختار آن از بلوک های تعبیه شده استفاده می کنند. یکی از این بلوک های تعبیه شده که کاربردهای زیادی در ّFPGA دارند بلوک های DSP هستند. این بلوک ها در بسیاری از الگوریتم های پردازش سیگنال کاربرد دارند و عملیاتی نظیر جمع، ضرب و عملیات منطقی در سطح بیت را انجام می دهند. با توجه به سرعت بالای محاسبات در بلوک های DSP، این بلوک ها بیشترین گذر سیگنال را تجربه می کنند و به همین علت میزان توان مصرفی این بلوک ها قابل توجه است. در این مطالعه به بررسی توان مصرفی دینامیکی این بلوک ها در خانواده های FPGA شرکت XILINX می پردازیم. همچنین با استفاده از نرم افزار XILINX ISE و ابزار تخمین توان XPower Analyzer مووجود در آن و تحت یک الگوریتم تخمین توان، میزان توان مصرفی در بلوک های DSP و کل تراشه بدست آمده است. در انتها به بررسی این نتایج با روند پیشرفت در فرآیند ساخت و معماری تراشه های FPGA و بلوک های DSP پرداخته شده است.

در این پژوهش ابتدا بلوک قابل پیکره بندی (CLB) به صورت اختصاصی برای توان مصرف پایین و با استفاده از روش Transmission Gate طراحی شده است. بلوک طراحی شده با نمونه معمولی آن از لحاظ معیارهای طراحی (توان مصرفی، تاخیر و سطح مصرفی) با استفاده از نرم افزار HSPICE مقایسه گردیده است. سپس بجای واحد مرکزی کنترل توان (که معمولا خارج از تراشه قرار دارد) تمهیدی اندیشیده شده است که در آن هر بلوک به صورت مستقل حالت فعال و غیر فعال خود را با استفاده از سیگنال های ورودی تعیین کند. سپس در نرم افزار خاص منظوره VTR بلوک مورد نظر که دارای واحد مدیریت توان محلی است، جایگزین بلوک های معمولی می گردد و نتایج مربوط به پارامترهای طراحی برای مدارهای معیار مختلف مقایسه شده است.

استفاده از مدارهای دیجیتال ناهمگام بسیاری از مشکلات طراحی مدارهای همگام به ویژه طر احی درخت کلاک را مرتفع می کند. در مدارهای دیجیتال ناهمگام هر طبقه خط لوله دارای یک قسمت کنترلی می باشد. این قسمت از طریق ارتباط با قسمت کنترلی طبقه های مجاور وظیف کنترل و زمانبندی انتقال داده را بر عهده دارد. در مدارهای دیجیتال ناهمگام، تاخیر انتقال داده بین دو طبقه، به تاخیر خود آن طبقات و مدار کنترلی آنها بستگی دارد. قسمت کنترلی حدود 33 درصد مساحت مدارهای ناهمگام را تشکیل می دهد و تاثیر زیادی بر سرعت و عملکرد این مدارها خواهد داشت. در مدارهای ناهمگام ریزدانه ای هرگیت به عنوان یک طبقه خط لوله به حساب می آید و دارای یک قسمت کنترلی می باشد و بنابراین چنین مدارهایی بیشترین مساحت قسمت کنترلی دارا می باشند. خوشه بندی گیت ها به منظور ایجاد طبقه های خط لوله ای بزرگتر و ترکیب قسمت های کنترلی گیت هایی که در یک خوشه قرار می گیرند، منجر به کاهش مساحت مدار کنترلی خواهد شد. در این پژوهش یک الگوریتم خوشه بندی سریع بر اساس معماری مدار و نحوه ارتباط گیت ها با هدف کاهش مساحت مدار کنترلی ارائه شده است. الگوریتم خوشه بندی ارائه شده در حین اجرا از عملیاتی بودن مدار، حفظ عملکرد مدار و کاهش تاخیر ورودی به خروجی مدار طمینان حاصل می کند. نتایج شبیه سازی نشان می دهد که الگوریتم خوشه بندی پیشنهادی مساحت مصرفی ناشی از مدار کنترلی را به میزان %12/6 و مساحت مصرفی ناشی از مدار کنترلی و بافرهای استفاده شده در فرآیند تطبیق تاخیر را به اندازه %7/2 کاهش می دهد. زمان اجرای الگوریتم پیشنهادی نسبت به الگوریتم های قبلی %42/2 کاهش یافته است.

در مدارهای سنکرون دیجیتال، کلاک یکی از مهم ترین اجزاء است. کلاک سیگنالی است که از یک منبع گرفته شده و تعیین کننده فرکانس کاری مدار است. مصرف کننده های اصلی کلاک فیلیپ فلاپ ها هستند که در مسئله سنتز درخت کلاک ماجول خوانده می شوند. چون هدف ما ساختن درخت کلاک با انحراف صفر است بنابراین باید حتماً از ساختار درخت H استفاده کنیم. از آنجایی که محل قرار گرفتن ماجول ها قبل از ساختن درخت کلاک مشخص است. بنابراین ساختار درخت H از پیش تعیین شده، به عبارت دیگر تعداد سطوح درخت و نحوه ی ادغام شاخه های درخت و همچنین الگوهای فعالیت گره های مختلف آن مشخص است. بدین ترتیب حل مسئله سنتز درخت کلاک عبارت است از تعیین محل و تعداد گیت های مورد نظر برای شاخه های درخت H. با توجه به تعداد زیاد ماجول های به کار رفته در طراحی های دیجیتال و همچنین وجود شاخه های متعدد در درخت کلاک، تغذیه کننده این شاخه ها برای دست یابی به پیاده سازی بهینه درخت کلاک باید جواب های بسیار زیادی را با هم مقایسه کرد. معمولا در مسائلی از این نوع، از روش های محاسبات تکاملی نظیر الگوریتم ژنتیک با توجه به میزان قدرت جستجوی بالای آنها در یافتن جواب-های بهینه مسئله استفاده می شود. برای استفاده از روش های تکاملی باید معیاری برای ارزیابی یک جواب مسئله تعریف شود که به تابع برازندگی مشهور است. در مسئله سنتز درخت کلاک این معیار را می توان براساس مقدار توان دینامیکی مصرفی درخت تعریف کرد. با این تعریف از تابع برازندگی، در مقایسه دو درخت کلاک برای یک مدار، درختی بهتر است که مقدار تابع برازندگی محاسبه شده برای آن مقدار کمتری داشته باشد. از آنجایی که توپولوژی درخت کلاک براساس تعداد ماجول های مدار تعریف می شود، لذا تعیین اینکه برای هر شاخه درخت، از دو حالت سیم تنها و سیم با گیت کنترل کدام انتخاب شود به الگوریتم تکاملی سپرده خواهد شد. الگوریتم تکاملی به کار رفته در این تحقیق نسبت به روش های پیشین از لحاظ توان مصرفی دارای نتایج مطلوب تری است. به عنوان مثال در مداری با 512 ماجول مقدار این بهبود برابر 25 درصد می باشد. ولی از جهت زمان اجرا روش پیشنهادی مخصوصاً در مدارهای با اندازه بزرگ، وضعیت مطلوبی ندارد.